Rewolucja w ukladach CPLD

1

• Rewolucja w ukladach CPLD

2
Program

• MAX II CPLD - Wprowadzenie
• Architektura
• Mozliwosci
• Narzedzia CAD
• Ceny i dostepnosc

3
MAX II Najtansze CPLD

• Nowa Architektura Logiczna
• 1/2 kosztu
• 1/10 poboru mocy
• 2 x osiagi
• 4 x pojemnosc
• Nieulotne, Instant-On
• Zasilanie 3.3-, 2.5- 1.8-V

Przelom w technologii zmienia rynek
4
MAX II Wplyw ulepszen na zastosowania
1/2 ceny
Produkty powszechnego uzytku
4x zlozonosc
Urzadzenia komunikacyjne
1/10 mocy
Urzadzenia mobilne z zasilaniem bateryjnym
2 x osiagi
Urzadzenia komputerowe
5
Rynek ukladów CPLD
MAX najlepszy na rynku CPLD
Niskie ceny
45
2000 MAX 3000A
40
35
Wysoka wydajnosc
30
1998 MAX 7000A
Udzial w rynku w
25
ISP JTAG
20
1996 MAX 7000S
15
10
5
0
Lattice
Xilinx
Cypress
Atmel
Other
Altera
Source Altera Estimate 2003
6
Definicja produktu to polowa sukcesu?
Lista wymagan klientów
Informacje od ponad 500 inzynierów
7
Definicja produktu to polowa sukcesu?
Na czym polega nowy sposób podejscia do tworzenia
architektury ? Nie wystarczy juz proste
ulepszenie dzieki nowszej technologii! Konieczny
jest powrót do podstawowych zalozen 1. Nalezy
okreslic jakie aplikacje sa wazne z punktu
widzenia rynku 2. Zbadac oczekiwania
projektantów stosujacych uklady z danej
rodziny 3. Okreslic zasadnicze wymagania 4.
Zdefiniowac architekture uwzgledniajac - wazne
cechy uzytkowe poprzedniej generacji - i
pozadane nowe mozliwosci - nowy proces
technologiczny i architektura logiczna
8
Jaka jest istota innowacji od potrzeb
uzytkownika do najwazniejszych typów aplikacji
Interfejsy konwersji

• Tlumaczenie protokolów magistralowych
• Szeregowo-równolegla konwersja danych

Konfiguracja systemu

• Sterowanie konfiguracja ASIC/ASSP/FPGA
• Sterownik pamieci Flash

Rozszerzenie portów I/O

• Dystrybucja sygnalów sterujacych
• Dekodowanie adresów
• Sterowanie dzialaniem LED

Power-Up Sequencing

• sterowania wlaczaniem zasilania w systemach
  wielo-napieciowych
• Generowanie sygnalów System Reset i Chip Select

9
Wymagania klienta

• Wspólne potrzeby
• niski koszt,
• nieulotnosc,
• stala gotowosc,
• pojedynczy uklad,
• reprogramowalnosc

Ukierunkowane wymagania
Interfejsy konwersji
Power-up Sequencing
Konfiguracja systemu
Rozszerzenie portów I/O
Szybsze i pojemniejsze
Mniejsza moc i wieksza gestosc
Wiecej pinów, elastyczne sterowanie
Pamiec FLASH uzytkownika
10
Przepis na sukces

• Najnizszy koszt
• Architektura logiczna
• Proces technologiczny

• Niezbedne atrybuty
• Stala gotowosc
• Trwalosc
• Reprogramowalnosc

• Nowe cechy
• Pamiec Flash
• Programowalnosc ISP
• (on-line)

Najtansze uklady CPLD w historii
11
Czy uklad CPLD moze zawierac LUT?

• Potrzeby uzytkownika CPLD

• Potrzeby uzytkownika FPGA

Stala gotowosc Niski koszt Latwosc
uzycia Trwalosc polaczen Pojedynczy uklad
Duze upakowanie Duza szybkosc (fMAX) Wbudowana
pamiec Petla fazowa PLL Bloki wbudowane (IP)
12
Architektura MAX II
Elementy Logiczne (LEs)
Koncówki I/O
Flash (pamiec konfiguracyjna 50-300Kb)
JTAG logika sterujaca
Flash (pamiec uzytkownika - 8Kb)
13
Rodzina MAX II
Uklad Elementy Logiczne (LEs) Typowe Komórki (1.3 LE) Piny I/O Indeksyszybkosci Szybkosc max.tpd1 (ns) Flash pamiec uzytkownika (bity)
EPM240 240 192 80 3, 4, 5 4.5 8,192
EPM570 570 440 160 3, 4, 5 5.5 8,192
EPM1270 1,270 980 212 3, 4, 5 6.0 8,192
EPM2210 2,210 1,700 272 3, 4, 5 6.5 8,192
14
Obudowy piny I/O MAX II
Uklad 100-Pin TQFP10.5-mm skok16 x 16 mm 144-Pin TQFP0.5-mm skok 22 x 22 mm 256-Pin FBGA21.0-mm skok 17 x 17 mm 324-Pin FBGA 1.0-mm skok 19 x 19 mm
EPM240 80
EPM570 76 116 160
EPM1270 116 212
EPM2210 204 272
Oznacza odpowiedniki (zgodne)
Uwagi 1. TQFP thin quad flat pack 2. FineLine
BGA (1.0-mm skok)
15
Relacje cena pojemnosc CPLD
MAX
Typowe uklady CPLDs (z makrokomórkami)
Wzgledne ceny

• Pojedynczy uklad
• Reprogramowalne
• Nieulotne

Konkurencyjne FPGA
128
512
768
256
1,024
1,280
1,700
Ekwiwalentne makrokomórki
16
Dwie rodziny najtanszych ukladów
300
Podobienstwa (obudowy, pinów)
Liczba pinów I/O
200
Róznice (pojemnosci)
Najnizszy koszt na LE
Najnizszy koszt na pin I/O
100
1
2
4
3
Liczba LEs (tys.)
17
MAX II sa znacznie mniejsze!
EPM7256AE 256 Makrokomórek 160 I/O pinów
Proces 0.3-µm
18
Struktura polaczen w ukladach MAX II

• Tradycyjna architektura CPLD
• Polaczenia Globalne

• Wiekszosc opóznien to logika

2. Architektura MAX II Polaczenia wiersz /
kolumna

• Wiekszosc opóznien to polaczenia

1. Powierzchnia polaczen wzrasta wykladniczo wraz
z liczba LABów 2. Powierzchnia polaczen wzrasta
liniowo wraz z liczba LABów
19
Struktura polaczen w ukladach MAX II
Polaczenia kratowe (wiersz/kolumna)
Polaczenia globalne
mala zlozonosc
duza zlozonosc
Architektura Tradycyjna Matrycowa powierzchnia
wzrasta wykladniczo
Architektura MAX II Kratowa powierzchnia
wzrasta liniowo
20
Pobór mocy MAX II
400
MAX EPM7128AE (3.3 V)
350
300
250
Moc zyzywana (mW)
200
150
100
MAX II (3.3 V)
50
MAX IIG (1.8 V)
0
0
50
100
150
200
Czestotliwosc dzialania (MHz)
90 zmniejszenie zuzywanej energii!
21
Mala mocatut na rynku aplikacji mobilnych
70
CoolRunner II
60
50
40
Moc (mW)
30
Z
20
10
75
100
125
150
175
200
50
25
Czestotliwosc (MHz)
Niski pobór energii 4 x pojemnosc
22
Rozklad max. czestotliwosci zegara w populacji
projektów w CPLD(pierwsze wersje projektów)
45
40
2002
35
2003
30
Procent badanych projektów
25
20
15
10
5
0
Less than or Equal to 30 MHz
31 MHz to 60 MHz
60 MHz to100 MHz
101 MHz to140 MHz
141 MHz to250 MHz
More than250 MHz
Czestotliwosc zegara

• Source Gartner Dataquest (March 2004)

23
Porównanie osiagówMAX II vs. CoolRunner-II
MAX II jest 50 szybszy niz CoolRunner-II
24
Porównanie osiagów MAX II vs. ispXPLD
Relative fMAX Ratio
Przewaga MAX II
Przewaga ispXPLD
Populacja projektów
MAX II jest 80 szybszy niz ispXPLD
25
Porównanie rodzin MAX MAX II
Parametry MAX MAX II
Proces Technologiczny 0.3-um EEPROM 0.18-um Flash
Architektura Logiczna Product Term Look-Up Table (LUT)
Zakres pojemnosci 32 - 512 makrokomórek 128 - 2210 makrokomórek (240 to 2,210 LEs)
Architektura polaczen Globalna Wiersze kolumny
Pamiec Flash (On-Chip) brak 8 Kbits (!)
Max. pinów uzyt. I/O 212 272
Napiecie zasilania 5.0V, 3.3V, 2.5V 3.3V / 2.5V, 1.8V
Napiecie buforów I/O 5.0V, 3.3V, 2.5V, 1.8V 3.3V, 2.5V, 1.8V, 1.5V
Siec zegarów globalnych 2 na uklad 4 na uklad
Output Enables (OEs) 6 do 10 na uklad 1 na pin I/O (!)
Przerzutnik Schmitta brak 1 na pin I/O (!)
26
Program

• MAX II CPLD - wprowadzenie
• Architektura
• Mozliwosci
• Narzedzia CAD
• Ceny dostepnosc

27
MAX II - Logic Array Block (LAB)
LABCarry-In
Logic ArrayBlock
Sygnaly Sterujace
LE1
LE2
LE3
LE4
LE5
10 wyjsc
26 wejsc
1
0
LE6
LE7
LE8
LE9
LE10
Polaczenia lokalne
LABCarry-out
28
MAX II - Element Logiczny (LE)
sload
sclear
aload
Register Chain
addnsub
Reg
Row,Column Direct Link Routing
4-Input LUT
data1
data2
clockenaaclr
data3
Local Routing
cin
LUT Chain
data4
Register Chain
29
Lancuchy przeniesien (Carry Chains)
0
1
LAB Carry-In
Tryb Arytmetyki Dynamicznej
Sum1
A1B2
LE1
LAB Carry-In
Sum2
A2B2
LE2
Carry-In0Carry-In1
Sum3
A3B3
LE3
Data1Data2
LUT
Sum4
A4B4
Sum
LE4
LUT
Sum5
A5B5
LE5
LUT
0
1
LUT
Sum6
A6B6
LE6
Sum7
A7B7
LE7
Sum8
A8B8
LE8
Carry-Out0
Carry-Out1
Sum9
A9B9
LE9
Sum10
A10B10
LE10
LAB Carry-Out
30
Lancuchy LUT i rejestrów

• Lancuch LUTów
• Szybsze realizacje funkcji z licznymi wejsciami
• Lancuch Rejestrów
• LUT nie jest potrzebny do utworzenia rejestru
  przesuwajacego
• Oba lancuchy tworzy sie z LE znajdujacych sie
  jeden pod drugim, do granicy LABu
• Takie lancuchy mozna takze tworzyc z bloków
  pamieci

LUT
Reg
LE1
LUT
Reg
LE2
To LE3
To LE3
LE ChainRegister Chain
31
MAX II - MultiTrack Siec Polaczen
Polaczenie wierszowe




















Bezposrednie polaczenie z sasiednim blokiem lub
pinem I/O(we)





Bezposrednie polaczenie z sasiednim blokiem lub z
pinem I/O (wy)
Bezposrednie polaczenie z sasiednim blokiem lub z
pinem I/O (wy)
Bezposrednie polaczenie z sasiednim blokiem lub z
pinem I/O (we)

Polaczenie kolumnowe
Polaczenie kolumnowe
LAB
Polaczenie lokalne
Optymalizacja powierzchni sieci polaczen
32
Element I/O w ukladach MAX II
OutputEnable(OE)
Kazdy pin ma indywidualny sygnal Enable!
Linia kolumny lub wiersza
Pin wyjsciowy
Wyjscie sasiedniego LE (Fast I/O Path)
Do LEs
Do LEs
Dt
33
Zasilanie /O

• Wielonapieciowy interfejs portów I/O do 3.3-,
  2.5-, 1.8- lub 1.5-V poziomów logicznych
• Standard PCI 3.3-V dostepny w dwóch najwiekszych
  ukladach (Bank 3)

EPM240 EPM570
EPM1270 EPM2210
LVTTLLVCMOS
LVTTLLVCMOS
Bank 2
LVTTLLVCMOSPCI
LVTTLLVCMOS
Bank 1
LVTTLLVCMOS
LVTTLLVCMOS
34
Udoskonalenie rozmieszczenia komórek i
wyprowadzen (Fitting)
1
2
3
4
Projekt CPLD (Pin-Locked)
Schemat PCB
Definicja Systemu
Projekt FPGA ASIC
Architektura MAX II umozliwia rekompilacje z
zachowaniem rozmieszczenia wyprowadzen !
35
Szybkosc ukladów MAX II
Parametr EPM240 EPM240 EPM570 EPM570 EPM1270 EPM1270 EPM2210 EPM2210 czas
Parametr Min Max Min Max Min Max Min Max czas
tPD1 4.5 5.4 6.0 6.6 ns
tPD2 3.6 3.6 3.6 3.6 ns
36
Program

• MAX II CPLD - Wprowadzenie
• Architektura
• Mozliwosci
• Narzedzia CAD
• Ceny i dostepnosc

37
Elastyczny sposób zasilania

• Wewnetrzny regulator napiecia
• Akceptuje 3.3-, 2.5- 1.8-V zasilanie wejsc
• Konwersja wewnetrzna napiecia rdzenia do 1.8-V

Wygoda zasilania 3.3 V, a parametry (szybkosc i
moc zuzywana ) dla 1.8 V
38
Pamiec Flash Uzytkownika

• Mozliwosci
• Pamiec Flash bank 8.192 bitów na uklad
• Interfejs do magistrali
• SPI, równoleglej lub
• innej niestandardowej
• Zastosowania
• Modyfikacja zawartosci pamieci, dane i informacje
  liczbowe
• Ladowanie pamieci i danych konfiguracyjnych
  (innych ukladów)

Industry First!
39
Realizacja w systemie Quartus IIgotowe
interfejsy
Interfejs Szerokosc slowa danych LEs Pinów I/O
SPI Szeregowe 42 do 97 4
Równolegly 3 to 16 45 do 140 14 do 46
Uzytkownika Szeregowe 0 7 do 13
40
Wewnetrzny oscylator m. cz.

• Uzywany wewnetrznie do programowania i kasowania
  ISP
• Czestotliwosci f 4.8 MHz - 8.4 MHz sa dostepne
  jako zródlo
• Zegara ogólnego przeznaczenia dla automatów
  sterujacych procedura wlaczania zasilania (power
  up sequencing)
• Zegara interfejsu uzytkownika pamieci Flash

41
Programowanie pamiec konfiguracyjna

• Aktualizacja konfiguracji
• w czasie dzialania ukladu
• natychmiastowa
• z opóznieniem
• Przyklady aplikacji
• rekonfiguracja
• diagnostyka

Matryca logiczna
10110001
10110001
Blok pamieci konfiguracyjnej Flash
42
Programowanie ISP w czasie rzeczywistym

• Aktualizacja konfiguracji w czasie dzialania
  ukladu
• Redukcja przestoju przy rekonfiguracji systemu
• Zmiana natychmiastowa lub
• w kolejnym cyklu wlaczenia zasilania
• Przyklady aplikacji
• Rekonfiguracja dla potrzeb testowania systemu
• Realizacje ukladów diagnostycznych

Matryca logiczna
10110001
Blok pamieci konfiguracyjnej Flash
43
Translator JTAGa

• Wykorzystanie instrukcji JTAG ukladów MAX II do
  programowania ukladów w innych systemach ISP
• flash_loader jako megafunkcja

Piny I/O aplikacji translatoraI JTAGa
Logika programowalna
Funkcja uzytkownika
Non-JTAGDevices
Piny I/O
Interfejs zdefiniowany przez uzytkownika
Automat JTAGa
Instrukcje JTAGa
44
Interfejsy konwersji

• Translacja i konwersja sygnalów
• Zalety MAX II
• Najnizszy koszt na pin
• Standard zgodny z PCI
• Second -Time Fitting
• Elastyczne zasilanie I/O

Pamiec
ASSP
Mikro-kontroler
FPGA
45
Power-Up Sequencing

• sterowania wlaczaniem zasilania w systemach
  wielo-napieciowych

46
Konfiguracja i inicjalizacja

• Sterowanie konfiguracja ukladów FPGAs i
  zarzadzanie inicjalizacja ukladów ASSP
• Istotne cechy MAX II
• Gotowosc i nieulotnosc
• Rekonfigurowalnosc
• Pamiec Flash uzytkownika
• Translator JTAGa
• Programowanie ISP
• w czasie dzialania

47
Rozszerzanie liczby portów I/O

• Zapewnienie zwielokrotnienia portów I/O
  standardowym produktom

Sterownik silnika
Magistrala szeregowa
Fan
Micro-Controller
Sterownik silnika
Fan
Sterownik silnika
Fan
Pamiec FLASH uzytkownika
ADC
ADC
ADC
Monitorowane srodowisko
48
Mozliwosci elementów I/O w MAX II

• Output Enable (OE) na kazdy pin
• Obsluga standardu LVTTL, LVCMOS PCI
• Nowe i ulepszone sposoby redukcji szumu
• Przerzutnik Schmitta, Slow Slew Rate, Drive
  Strength
• Programowalne rezystory Pull-up
• Podtrzymanie stanu magistrali (Bus Hold)
• Wyjscia Open-Drain
• Programowalne uziemianie pinów
• Hot-Socketing (wymiana ukladu pod napieciem)

49
Zasilanie w standardzie MultiVolt I/O
VCCINT (V) VCCIO (V) Sygnal wejsciowy (V) Sygnal wejsciowy (V) Sygnal wejsciowy (V) Sygnal wejsciowy (V) Sygnal wejsciowy (V) Sygnal wyjsciowy(V) Sygnal wyjsciowy(V) Sygnal wyjsciowy(V) Sygnal wyjsciowy(V) Sygnal wyjsciowy(V)
VCCINT (V) VCCIO (V) 1.5 1.8 2.5 3.3 5.0 1.5 1.8 2.5 3.3 5.0
3.3 2.5 1.8 1.5 ? ? ? ? ?
3.3 2.5 1.8 1.8 ? ? ? ? ?
3.3 2.5 1.8 2.5 ? ? ? ? ?
3.3 2.5 1.8 3.3 ? ? ? ? ? ? ? ?
(2)
(1)
Uwagi

• Wymaga zewnetrznych rezystorów szeregowych
  sygnalów PCI Diode Enabled
• Wymaga zewnetrznych rezystorów Pull-up sygnalów
  PCI Diode Enabled dla ukladów z wejsciami CMOS
  5.0V

(1)
(2)
50
Program

• MAX II CPLD - Wprowadzenie
• Architektura
• Mozliwosci
• Narzedzia CAD
• Ceny i dostepnosc

51
Mozliwosci systemu QUARTUS II
Wydajnosc
Latwosc uzycia

• 2x szybsze realizacje
• z ukladami MAX II
• Realizacje z ukladami MAX7000
• 15 szybsze (w porównaniu
• z MAXPLUS II)

• Latwy, intuicyjny interfejs
• Pelny pakiet narzedzi
• Dostepny interfejs
• MAXPLUS II

Wszechstronnosc
Unifikacja

• Obsluga ukladów FPGA, CPLD
• i ASICs w jednym systemie
• Elastyczna wspólpraca z innymi
• narzedziami EDA

• Pelny zakres mozliwosci
• funkcjonalnych
• i narzedziowych
• Wysoka jakosc rozwiazan
• Efektywnosc

Uklady MAX II obslugiwane od wersji 4.0
52
Poziomy przetwarzania w Quartus II
Idea
Projekt
VHDL Verilog Schematy
Proces kompilacji
Synteza
IP Cores
Synteza topologiczna
Weryfikacja
Narzedzia innych firm (ModelSim -Altera)
Silicon
53
Program

• MAX II CPLD - Wprowadzenie
• Architektura
• Mozliwosci
• Narzedzia CAD
• Ceny i dostepnosc

54
MAX II zastepuja male ASSPs(przyklad funkcji
interfejsu PCI)
Cena masowa (100K szt.)

• PLX 9030
• 32-Bit, 33MHz PCI
• 32-Bit Local Bus
• Mieszane funkcje

9.00
4.50

• EPM1270
• 32-Bit, 33-MHz PCI
• 32-Bit Local Bus
• 50 wykorzystania

EPM1270F256C5
Niski koszt, duza pojemnosc