Delay fault testing in SRAMBased FPGA

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TEST DE PANNES TEMPORELLES DANS LES FPGA-SRAM
O. Héron, P. Girard, S. Pravossoudovitch et M.
Renovell
LIRMM-UMR5506 / Université de Montpellier II 161
rue Ada 34392 Montpellier, France.
E-mail heron_at_lirmm.fr
Tel [phone]
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Plan

• Introduction
• Problématique du test de pannes temporelles dans
  le FPGA
• Etat de l Art
• Conclusion et Perspectives

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1 - Introduction

• Flot de fabrication de circuits intégrés

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1 - Introduction

• Flot de fabrication de circuits intégrés

performances ? spécifications
Quoi tester ?

• Défauts de fabrication,
• Défauts de conception,
• etc...

Quand tester ?
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1 - Introduction

• Comment tester ?
• Test Industriel ? Testeur externe

tête du testeur
testeur
circuit sous test

• Quantité de vecteurs
• Bande passante et vitesse du testeur

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1 - Introduction

• Comment tester ? (suite)
• Conception en vue du test ? Test intégré (BIST)

• Bande passante du testeur
• Temps de test
• Surface ajoutée

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1 - Introduction

• Challenges du test

Source ACM 97 3mts
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1 - Introduction

• Contexte

Applications diverses
HTML
TCP/IP
MPEG IV
Bluetooth
PDA Personal Digital Assistant
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Plan

• Introduction
• Problématique du test de pannes temporelles dans
  le FPGA
• Etat de l Art
• Conclusion et Perspectives

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2 - Problématique
Test structurel du FPGA
Test de lensemble du FPGA
Test orienté fabrication
Panne temporelle
Faute de collage
C. Jordan al., ETC93
?
C. Stroud al., ITC98
X. Sun al., ITC00
Structure du FPGA
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2 - Problématique
Test structurel du FPGA
Test des ressources configurées
Test orienté application
Faute de collage
Panne temporelle
M.Renovell al.,ETW00
I.G.Harris al., ITC01
A. Krasniewski, EUROMICRO99
ressources configurées vis-à-vis dune
application donnée
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2 - Problématique

• Test de pannes temporelles
• Circuits logiques conventionnels à base de portes
• Panne temporelle ? niveau de modélisation du
  défaut
• Panne temporelle de chemin prend en considération
  tous les défauts situés sur un Chemin
• Chemin C g0, g1, , gn E2, g2, g4, S1

S0
E0
g1
E1
g2
S1
Registre Entrée
Registre Sortie
E2
g4
E3
g3
Smit85 G. L. Smith, "Model for delay faults
based upon paths", Proc. of Int. Test Conf., pp.
342-349, 1985
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2 - Problématique

• Test de pannes temporelles (suite)

S0
E0
g1
E1
g2
S1
Registre Sortie
Registre Entrée
E2
g4
E3
g3
He
Entrées du Chemin
Entrées externes
He
Hs
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2 - Problématique

• Conclusion
• notion de Chemin dans un FPGA ?
• représentation des ressources internes du FPGA
• représentation des Look-Up Table (LUT) par des
  portes classiques ?
• validité des modèles de pannes classiques ?

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Plan

• Introduction
• Problématique du test de pannes temporelles dans
  le FPGA
• Etat de l Art
• Conclusion et Perspectives

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3 - Etat de l Art

• Test intégré de pannes temporelles du FPGA
• Test orienté application
• modèle de panne temporelle de chemin

SA
TPG
critère délai indépendant de la fonction
programmée
I.G. Harris, P.R. Menon and R. Tessier,
"BIST-Based Delay Path Testing in FPGA
Architectures", Int. Test Conf., pp. 146-149, 2001
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3 - Etat de l Art

• 1 phase de test dun chemin
• test du chemin pour le même type de transition et
  pour les 2n combinaisons du compteur
• 1 session de test du FPGA
• 2 phases de test de tous les chemins indépendants
• Avantages
• Couverture exhaustive des défauts situés sur les
  interconnexions
• Architectures du TPG et du SA sont simples
• Nombre de sessions faible
• Inconvénients
• Test dun sous-ensemble de chemins (critère ?)
• Temps de test taille du compteur
• Aucun intérêt pour les défauts localisés dans les
  LUT

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Plan

• Introduction
• Problématique du test de pannes temporelles dans
  le FPGA
• Etat de l Art
• Conclusion et Perspectives

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4 - Conclusion et perspectives

• Solution proposée non satisfaisante
• limites des modèles de panne classiques ?
• améliorer couverture de défauts
• test C-exhaustif
• quantité de vecteurs de test indépendant de la
  taille de lapplication
• Perspectives

Challenge