Philippe VALLERAND

1
Ecole Microélectronique, building blocks 0.35mm,
La Londe les Maures 2009
RD Mesure de temps
Interpolateur de temps à 50ps de pas de
quantification
Ph.VALLERAND L.LETERRIER
2
Objectif

• Développer une architecture à 50ps de pas de
  quantification

• à base dune DLL (Delay Locked Loop)
• technologie AMS CMOS 0.35mm
• système asservi
• faible consommation
• faible encombrement

3
Principe de linterpolateur
Principe du  multi-échantillonnage  exemple
une DLL à 200ps de LSB, échantillonnée 4 fois
toutes les 50ps
4
Principe de linterpolateur
Principe du  multi-échantillonnage 50ps 
transposable en  multi-échantillonnage 250
ps  
5
Architecture de linterpolateur
Interpolateur à base dune DLL et dune ligne à
retard multi-hits controlée par une seconde DLL
Avantage pas de calibration Inconvénient
très sensible à la DNL de la DLL32
6
Interpolateur 50ps la D.L.L à 32 cellules
La cellule à retard 2 inverseurs dégénérés sur
le NMOS
7
Interpolateur 50ps la D.L.L à 32 cellules
La cellule à retard résultats de simulations
post-layout
Caractéristique du délai en fonction de la
tension de contrôle
Dispersion des délais de propagation front
 montant descendant  ? r_f 1,5 ps
52mm
délai min 130 ps
18mm
8
Simulations post-layout self de bonding
10nH capacités de découplage 100pF
Interpolateur 50ps la D.L.L à 32 cellules
86mm
650mm
9
Non Linéarité Différentielle de la D.L.L à 32
cellules
Interpolateur 50ps la D.L.L à 32 cellules
Délaicellule en ps
?délai 5,8ps
205
DNL diff 2,9
201
197
193
189
185
numéro de canal
Consommation de la DLL à 32 cellules 6 mA
10
Association dune D.L.L. principale à 32 cellules
Interpolateur 50ps les 2 DLLs interverrouillées

et dune D.L.L secondaire à 4 cellules
11
Interpolateur 50ps les 2 DLLs interverrouillées

Non Linéarité Différentielle de la D.L.L
principale à 32 cellules
Délaicellule en ps
202,5
?délai 13ps
200
DNL diff 6,5
197,5
195
192,5
190
187,5
numéro de canal
12
Interpolateur 50ps les 2 DLLs interverrouillées

Non Linéarité Différentielle de la D.L.L
secondaire à 4 cellules
DNL diff 3
251ps
249,4ps
245,4ps
?THit1-Hit2
?THit2-Hit3
?THit3-Hit4
Consommation des 2 DLLs 6,7 mA
13
 Interpolateur 50ps  1 voie

• Layout

14
Bloc  Interpolateur 50ps 2 voies
Layout  bloc 2 voies  , en cours
Nombre dIOs
54 Pads
Surface (mm2)
3,56
15
Conclusions perspectives
Bilan des résultats de simulations

• Interpolateur Haute Résolution

DLL32 DLL4
DNL ? 6,5 ? 3
Consommation ? 6,7 mA ? 6,7 mA
Surface ? 0,2 (mm2) ? 0,2 (mm2)

• Principe validé mais DNL de la DLL 32 cellules
  est à améliorer
• Consommation conforme aux spécifications
• Encombrement faible donc  chip multivoies 
  possible

16
Conclusions perspectives
17
FIN
18
 Interpolateur 50ps  1 voie

• Schéma structurel

Mise en forme du Hit
Ligne à retard Multi_Hits
DLL32 DLL4
Registres de mémorisation
Multiplexeur de données
19
D.L.L. à 32 cellules cellule doptimisation de
lerreur de phase
Interpolateur 50ps la DLL à 32 cellules
Optimisation de la DNL de la D.L.L
20
Le marquage du temps
Principe de base

• En charge dassurer
• une mesure fine du temps garantissant la
  résolution souhaitée
• une mesure grossière du temps fixant la dynamique

• Réalisation
• En général par lassociation
• dun interpolateur
• dun compteur

• Linterpolateur, qui est le cœur de cette étude,
  est à base dune boucle à verrouillage de retard
  (DLL, Delay Locked Loop)

20
21
Résultats de simulations de la DLL
Architecture 50ps la DLL
Configurations Configurations Post Layout Post Layout Post Layout Post Layout
Blocs Blocs Noms Unités 1 2 3 4
Selfs de bonding Selfs de bonding Sb ( nH ) 10 10 10 10
Capacité de bonding Capacité de bonding Cb ( pF ) 50 100 50 100
Capacité de Pompe de Charge Capacité de Pompe de Charge Cpc ( pF ) 10 10 25 25
out_celllt31gt Rising_delay Rising_delay ( ps ) 197,6 198,3 197,5 197,2
out_celllt31gt Falling_delay Falling_delay ( ps ) 206,0 206,6 207,4 207,6
out_celllt31gt ? r_f ? r_f ( ps ) 8,40 8,30 9,90 10,40
to_reg1lt31gt Rising_delay Rising_delay ( ps ) 197,8 198,0 195,7 196,8
to_reg1lt31gt Falling_delay Falling_delay ( ps ) 194,8 195,4 196,2 196,2
to_reg1lt31gt ? r_f ? r_f ( ps ) -3,00 -2,60 0,50 -0,60
D.L.L r_delay Line r_delay Line ( ps ) 6060,0 6060,0 6058,0 6061,0
D.L.L r_delay moyen r_delay moyen ( ps ) 189,4 189,4 189,3 189,4
D.L.L I_moyen (200ns) I_moyen (200ns) (mA) 5,714 5,713 5,729 5,728
D.L.L Delta V (vdd_B - vss_B) Delta V (vdd_B - vss_B) (mV) 43,1 21,2 53,3 20,3
D.L.L D.N.L. (single) D.N.L. (single) ( ps ) 11,2 11,0 11,4 11,2
D.L.L D.N.L. (différentiel) D.N.L. (différentiel) ( ps ) 9,5 8,0 9,2 5,8
22
Résultats de simulations
Architecture 50ps les 2 DLLs interverrouillées

23
Résultats de simulations suite..
Architecture 50ps les 2 DLLs interverrouillées

24
Plan

• La problématique du projet
• Le cahier des charges de linterpolateur
• Le principe de linterpolateur
• Les résultats de simulations
• Améliorations de larchitecture
• Conclusion perspectives

25
D.L.L. à 32 cellules cellule doptimisation de
lerreur de phase
Architecture 50ps particularités de la DLL
26
La problématique
Développer un marqueur de temps à hautes
performances

• Objectifs
• Marquage des paramètres physiques
• Précision temporelle de 100ps
• Performances visées
• Dynamique gt durée dun  RUN  ? 12 h
• Résolution lt 100ps FWHM ? 43ps RMS

• Transfert de données par bloc dévts
• Plus de temps mort commun
• Implémentation d1 trigger off-line

? mesure du temps de vol des particules
27
Architecture du marqueur de temps
Association Compteur Interpolateur
28
Le cahier des charges de linterpolateur de
temps

• Bloc soumis en janvier 2007

• ASIC fondu en technologie AMS CMOS 0.35mm
• Nb de voies dinterpolation 1
• Fréquence de fonctionnement 160MHz
• LSB ? 100ps
• Résolution ? 40ps RMS
• Temps mort lt 50ns

29
Linterpolateur à technique numérique
Horloge de 160MHz de Fréquence
Période dhorloge de 6.25ns
16
Interpolateur de temps
ordre 1
Délai élémentaire par cellule de DLL ? 390 ps
DLL à 16 cellules à retard
ordre 2
4
Résolution temporelle de 97.5 ps
Ligne à retard // à 4 cellules à retard
30
à base dune D.L.L. et dune ligne à retard // à
4 cellules à retard
Avantage faible temps mort Inconvénient
Autocalibration complexe
31
La ligne à retard // à 4 cellules à retard

• Avantages
• Pas besoin de délais RC passifs
• Délais indépendants

32
Plan

• SNATS Super NEMO Absolute Time Stamper

• Marqueur de temps 50ps ( de LSB)

• Perspectives

33
SNATS Super Nemo Absolute Time Stamper
Collaboration LAL-LPC Caen (V.Tocut, L.Leterrier,
P.Vallerand) Besoins Mesure du temps avec
une résolution 100ps RMS Marquage du temps sur
quelques dizaines dheures Exigences pour
SNATS résolution 70ps RMS pas de
quantification théorique 245ps Contraintes
pour SNATS Techno AMS CMOS 0.35µm
34
SNATS dans le front end de Super Nemo
Electronique Front-End du Calorimètre de SuperNemo
SNIFE (SuperNemo Integrated Front-end)
FPGA Cyclone 3
SNATS
16
16
Data
9
Readout
6
Control
Clock Multiplier SI5325
160MHz
CLK 40MHz
20000 voies PM ? 1250 SNATS
35
SNATS Principe
Une mesure fine du temps (haute résolution) ?
DLL Une mesure grossière du temps (dynamique) ?
Compteur N bits

36
SNATS Architecture
37
SNATS Spécifications pour répondre au cahier
des charges
Technologie AMS CMOS 0.35µm (C35B4) Fréquence
dhorloge 160MHz retard dune
cellule 195ps DLL à 32 cellules DNL
lt10 Dynamique de codage 53 bits ? compteur
dhorloge sur 48 bits ( 20 jours) ? encodage de
létat de la DLL sur 5 bits ? sortie parallèle
16 bits (4 mots 16 bits) Modularité 16
voies/chip
38
SNATS Détails sur certains blocs
- La DLL (Cellule retard)- Raccordement entre
DLL et compteur- Compteur 48 bits
39
SNATS cellule à retard
Inverseur non dégénéré gain 30ps
Un seul buffer gain 30ps
Résultat obtenu délai nominal 195ps avec une
marge 30ps
40
SNATS Simulation post layout de la DLL (en
typique)
Pente dune cellule à retard ? 0.15ps/mV
? 150ps à 27C
Délai minimum
? 166ps à 60C
DNL de la DLL lt2 à 27C
41
SNATS Raccordement entre DLL et compteur
Pb DLL et compteur sont synchrones mais pas en
phase!
42
SNATS Raccordement entre DLL et compteur
Généralement, une structure à 2 compteurs est
utilisée
Inconvénients - ? Surface occupée (2 compteurs
multiplexeur) - ? Puissance consommée
43
Boucle à verrouillage de retard
La DLL32
Delay_line_200ps_al1 Post Layout (Convergence sur 300 ns)

DLL_32_cells_al1 Post Layout (Sb 10 nH, Cb 100 pF, Ccp 25 pF)

DNL 2,9
Courbe référencée au vss
Courbe référencée au gnd_int
43
44
Raccordement entre DLL et compteur Solution
pour SNATS
Idée conditionnement de linstant de
mémorisation du compteur en fonction de létat
mémorisé de la DLL
45
Raccordement entre DLL et compteur Solution
pour SNATS
Evénement avec correction
CLK
Plage de valeur de DLL où nous avons une erreur
de code
DLL
46
SNATS compteur 48 bits en code GRAY
Contraintes Fréquence de fonctionnement
160MHz Dynamique 48 bits (20 jours) Faible
consommation Pas détat transitoire
Code Gray
Idée de départ optimisation entre
complexité/performance. ? Division du compteur
en 3 blocs de 16 bits constitués chacun de 4
tronçons de 4 bits
47
SNATS compteur 48 bits en code GRAY
Simulé en post layout jusquà 200MHz et 28ième
bit Temps détablissement des sorties lt
1.5ns Taille 780µm X 100µm Layout réalisé sous
Soc Encounter avec laide précieuse de lIPHC de
Strasbourg (Abdelkader Himmi)
48
SNATS Fonctionnement pour une voie touchée
4
3
2
1
1
49
SNATS Caractéristiques électriques
Consommation Alimentation en 3.3V 10mA/DLL
35mA pour le reste Pour 8 DLLs 115 mA ? P 380
mW Signal dhorloge Entrée en LVDS ou
asymétrique (3.3V) Fréquence nominale
160MHz Faible jitter qq ps RMS Signal de Hit
Niveau dentrée au choix entre 1V et
3.3V Déclenchement sur front montant Entrées /
Sorties de Readout et control Standard LVCMOS
3.3V
50
SNATS Mesures
Non Linéarité Différentielle 0.2LSB
51
SNATS Mesures
Non Linéarité Intégrale 1.3LSB
52
SNATS Mesures
Résolution s 71 ps
53
SNATS Mesures
Non Linéarité Différentielle 0.024LSB
54
SNATS Mesures
Non Linéarité Intégrale 1.98LSB
55
SNATS Mesures
Résolution différentielle s 109 ps
56
SNATS Bilan
Spécifications respectées Taille 4467µm X
2853µm Boitier CQFP100
57
Architecture 50ps

• Interpolateur à base dune DLL et dune ligne à
  retard multihits controlée par une seconde DLL

Avantage pas de calibration Inconvénient La
DNL de de DLL32 doit être très bonne

• Main Performances
• LSB50ps , ?RMS ? 22ps