On applicability of Universal Logic Gates for Designing Masked Programmable Gate Array Architectures - PowerPoint PPT Presentation

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On applicability of Universal Logic Gates for Designing Masked Programmable Gate Array Architectures

Description:

Modelos do Transistor MOS L minas adaptadas do curso do Rabaey – PowerPoint PPT presentation

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Title: On applicability of Universal Logic Gates for Designing Masked Programmable Gate Array Architectures


1
Modelos do Transistor MOS Lâminas adaptadas do
curso do Rabaey
2
What is a Transistor?
3
The MOS Transistor
Polysilicon
Aluminum
4
Transistor MOS
Silício Policristalino
Óxido de Silício SiO2
N
N
corte
Silício Monocristalino
P
Difusão N
Substrato P
planta baixa
N
Poli
5
Transistor MOS
Grade
Fonte
canal
Dreno
Difusão N
N
N
corte
P
Substrato P
Contato
planta baixa
N
6
MOS Transistors -Types and Symbols
D
D
D
G
B
G
G
S
S
S
NMOS with
Depletion
NMOS
Enhancement
NMOS
Bulk Contact
D
D
D
G
G
Vcc
G
S
S
S
PMOS with
Depletion
PMOS
Enhancement
PMOS
Bulk Contact
7
Transistor MOS - Princípio de Funcionamento
  • Substrato P alta concentração de buracos
    (cargas positivas).
  • Regiões N alta concentração de elétrons.
  • Chave controlada por tensão
  • Devido ao isolamento entre gate e source/dreno
    praticamente não há corrente no gate
  • Tensão de threshold (Vth)
  • tensão a partir da qual o transistor começa a
    conduzir.

8
Transistor MOS
canal aberto
Fonte
Grade 0 V
Dreno
N
N
P
Difusão N
canal fechado
Fonte
Grade VCC
Dreno
N
N
P
9
Transistor MOS - Princípio de Funcionamento
  • Voltagem aplicada no gate, em relação ao
    substrato, aumenta o número de elétrons no canal,
    aumentando sua condutividade

Ids
Ids2.2nA
dreno
gate
Ids
source
Vgs
Vgs
Vth 0.82V
10
Transistor MOS - Princípio de Funcionamento
  • Vgs ltlt Vt
  • Cortado
  • Vgs ? Vt
  • Início da condução
  • Criação da zona depleção
  • Vgs gt Vt
  • Conduzindo
  • Zonas lineares e saturado

gate

depleção
n
n

gate
inversão

- - - - - -
n
n
depleção

11
Transistor MOS
Influência das tensões dos terminais
Modo Não Saturado
Vds lt Vgs -Vt
fonte
(linear, resistivo, triodo)
N
N
Ids depende de Vgs e Vds
P
12
Transistor MOS
Influência das tensões dos terminais
Modo Saturado
Os elétrons do canal são injetados na região de
depleção do dreno e acelerados em direção ao
source
pinch-off
Vds
Vgs - Vt
Vds gt Vgs -Vt
fonte
A corrente no canal (Ids) é controlada por Vgs e
praticamente independente de Vds
N
N
Vds
P
13
Transistor MOS
Supondo Vt 0,7 volts
Curvas I-V
Vds lt Vgs -Vt
Vds gt Vgs -Vt
ID (mA)
VDS VGS -VT
VGS 5V
VDS 4.3V
2
linear
saturação
VGS 4V
VDS 3.3V
ID em função de VDS
1
VGS 3V
VGS 2V
VGS 1V
VDS (V)
0 1 2 3 4 5
VDS 1.3V
VDS 2.3V
Região linear o transistor funciona como um
resistor controlado por tensão Região de
saturação o transistor funciona como uma fonte
de corrente controlada por tensão
14
Transistor MOS - Princípio de Funcionamento
  • Fatores que influenciam Ids
  • distância entre o source e o dreno (L)
  • largura do dreno/source (W)
  • tensão de threshold (Vth)
  • espessura do isolante do gate (tox)
  • a constante dielétrica do isolante
  • a mobilidade dos portadores elétrons ou lacunas
    (m)
  • temperatura (t)

15
Transistor MOS
Modelo de Capacitâncias
CSB - Capacitância source-substrato (bulk) CDB -
Capacitância drain-substrato (bulk) CGB -
Capacitância gate-substrato (bulk)
CGS - Capacitância gate-source CGD -
Capacitância gate-drain
16
The Gate Capacitance
17
Future Perspectives
25 nm FINFET MOS transistor
18
Netlist SPICE
  • vista 3D e layout

Dreno
Gate
Source
Gate
Dreno
Source
N
W
N
L
Substrato P-
SiO2
19
Netlist SPICE
  • Parâmetros geométricos do dreno/source

Gate
Source
Dreno
W
tox
xj
1/2 Ld
L
20
Netlist SPICE
  • Capacitâncias do dreno/source

Área
Perímetro
Gate
a
b
21
Netlist SPICE
  • Capacitâncias do gate

L
CGDO
CGSO
W
CGBO
22
Exemplo (1) de Netlist Spice
gate
source
inversor .MODEL nmos nmos level2 vto.82
uo690 ... .MODEL pmos pmos level2 vto-1.4
uo231 ... M1 o1 i vdd vdd pmos l1e-06
w2e-06 M2 o1 i 0 0 nmos l1e-06
w2e-06 vcc vdd 0 dc 5 vin1 i 0 pulse (0 5
0 0.1N 0.1N 10N 20N) .tran 0.5N 80N .dc vin1 0
5 .05 .options post nomod nopage .print tran
v(i) v(o1) C1 o1 0 100fF .END
drain
vdd
M1
bulk
o1
i
Vmax
delay
M2
Vmin
vin1
23
Exemplo (2) de Netlist Spice
24
Netlist Spice Modelos dos transistores
.MODEL nmos nmos level2 vto.82
gamma.76 tox2e-08 nsub2.5e16 xj2.5e-07
ld1.25e-07 uo690 ucrit35000 uexp0.35
vmax70800 cj350u cjsw450p cgdo310p
cgso310p .MODEL pmos pmos level2 vto-1.4
gamma.76 tox2e-08 nsub2.5e16 xj4.5e-07
ld4.7e-08 uo231 ucrit71000 uexp.35
vmax320000 cj540u cjsw760p
cgdo300p cgso300p
25
Netlist Spice Modelos dos transistores
  • .MODEL nmos N1 modelo NMOS designado como M1
  • level2 nível de modelagem
  • vto.82 tensão de threshold (V)
  • gamma.76 threshold do substrato (V0.5)
  • tox2e-08 espessura do óxido (m)
  • nsub2.5e16 dopagem do dreno/source (1/cm3)
  • xj2.5e-07 profundidade do canal (m)
  • ld1.25e-07 tolerância na largura do canal (m)
  • uo690 mobilidade do portadores (cm2/V.s)
  • ucrit35000 uexp0.35 vmax70800 limite do
    campo elétrico
  • cj350u cjsw450p cgdo310p cgso310p capas.
    transistor

26
Netlist Spice Modelos dos transistores
  • Comparação entre diferentes tecnologias

27
Power Dissipation in CMOS Circuits
  • There are two components
  • Static Dissipation due to leakage current
  • Dynamic Dissipation due to
  • Switching transient current
  • Charging and discharging of load capacitances.

28
Power Dissipation in CMOS Circuits
  • Static Dissipation
  • Model describing parasitic diodes

29
Power Dissipation in CMOS Circuits
  • Static Dissipation
  • The leakage current is described by the diode
    equation

30
Power Dissipation in CMOS Circuits
  • Static Dissipation

31
Power Dissipation in CMOS Circuits
  • Dynamic Dissipation

32
Power Dissipation in CMOS Circuits
  • Dynamic Dissipation
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