Title: Presentazione di PowerPoint
1Circuiti Logici
2x1 x2 f(x1,x2)
0 0 0
0 1 1
1 0 1
1 1 1
f(x1,x2) x1x2 x1? x2
OR
3Proprietà della funzione OR
Commutativa
x1 x2 x2 x1
Estesa a più variabili
x1 x2 x3 xn 1 se ? xi 1
(i1,,n)
Associativa
(x1 x2 ) x3 x1 (x2 x3)
1 x 1
0 x x
Inoltre
4f
x1
x2
?
x1 x2 f(x1,x2)
0 0 0
0 1 0
1 0 0
1 1 1
f(x1,x2) x1x2 x1? x2
AND
5Proprietà della funzione AND
Commutativa
x1 x2 x2 x1
Estesa a più variabili
x1 x2 x3 xn 1 ? xi 1
(i1,,n)
Associativa
(x1 x2 ) x3 x1 (x2 x3)
1 x x
0 x 0
Inoltre
6f
1
1
x1
x2
?
x1 x2 f(x1,x2)
0 0 0
0 1 1
1 0 1
1 1 0
f(x1,x2) x1? x2
Exclusive OR
7Proprietà della funzione Exclusive OR
Commutativa
x1 ? x2 x2 ? x1
Estesa a più variabili
x1 ? x2 ? x3 ? ? xn 1 se ? xi 1 e xk
0 i?k (i,k1,,n)
(x1 ? x2 ) ? x3 x1 ? (x2 ? x3)
Associativa
1 ? x ?x
0 ? x x
Inoltre
8f
1
x1
?
x1 f(x1)
0 1
1 0
f(x) ?x
NOT
9V alimentazione
Transistor Bipolare (BJT)
resistenza
V uscita
base
collettore
V ingresso
emettitore
V massa
V ingresso lt Vlim ? V uscita V alim. V
ingresso gt Vlim ? V uscita Vmassa
10AND
x2
V
f
y
x1
x1 y x2 f
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
11V
OR
y
f
x1
z
x2
x1 y x2 z f
0 1 0 1 0
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
12Tecnologie microelettroniche
Transistor bipolari (o a giunzione) o Transistor
BJT (Bipolar Junction Transistor) Tecnologia
TTL (Transistor Transistor Logic) Tecnologia
ECL ( Emitter Couple Logic)
Transistor ad effetto di inversione o Transistor
MOS (Metal Oxide Semiconductor) Tecnologia
CMOS (Complementary Metal Oxide Semiconductor)
13Simboli standard per porte logiche
x1
x1 x2
OR
x2
x1
x1 x2
AND
x2
?x
NOT
x
x1
EX-OR
x1 ? x2
x2
14x1
x2
f
f ?x1 x2 x1 ?x2
x1 x2 ?x1 x2 x1?x2 f
0 0 0 0 0
0 1 1 0 1
1 0 0 1 1
1 1 0 0 0
15 x1 x2 x3 f
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
f ?x1?x2?x3 ?x1?x2 x3 ?x1 x2 x3 x1 x2 x3
16f ?x1?x2?x3 ?x1?x2 x3 ?x1 x2 x3 x1 x2 x3
x1
x2
x3
f
17x1
x2
f
x3
f ?x1?x2 x2 x3
x1 x2 x3 f
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
18Minimizzazione di funzioni logiche
OR
AND
Commutativa
xyyx
xyyx
Associativa
(xy)zx(yz)
(xy)zx(yz)
Distributiva
xyz(xy)(xz)
x(yz)xyxz
Idempotenza
xxx
xxx
Involuzione
x x
Complemento
x ?x 1
x?x 0
De Morgan
xy ?x?y
xy ?x ?y
1x1
0 x0
0xx
1 xx
19Minimizzazione di funzioni logiche
x1 x2 x3 f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
f ?x1?x2?x3 ?x1?x2 x3 ?x1 x2?x3 x1?x2?x3
x1?x2 x3
20 x1 x2 x3 f
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
x1x2
x3
00 01 11
10
Mappa di Karnaugh
1 0 0 0
1 1 1 0
0 1
21Minimizzazione di funzioni logiche
x1x2
x3
00 01 11
10
1 0 0 0
1 1 1 0
0 1
?x1?x2
x2 x3
f ?x1?x2 x2 x3
22 x1 x2 x3 f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
x1x2
x3
00 01 11
10
1 1 0 1
1 0 0 1
0 1
23Minimizzazione di funzioni logiche
x1x2
x3
00 01 11
10
1 1 0 1
1 0 0 1
0 1
?x2
?x1 ?x3
f ?x2 ?x1?x3
24x1x2
00 01 11
10
x3x4
0 0 1 1
0 0 0 0
1 0 0 1
0 0 1 1
00 01 11 10
x1?x4
?x2 x3 x4
f ?x2 x3 x4 x1?x4
25x1x2
00 01 11
10
x3x4
1 0 1 1
0 1 1 1
1 0 0 1
1 0 0 1
00 01 11 10
x2?x3 x4
?x2?x4
x1?x3
f ?x2?x4 x1?x3 x2?x3 x4
26x1x2
00 01 11
10
x3x4
0 1 1 0
1 1 1 1
1 1 1 1
0 0 0 0
00 01 11 10
x4
x2?x3
f x4 x2?x3
27x1x2
00 01 11
10
x3x4
1 0 0 0
1 1 0 0
0 1 1 0
0 0 0 0
00 01 11 10
x2x3x4
?x1?x2?x3
28x1x2
00 01 11
10
x3x4
1 0 0 0
1 1 0 0
0 1 1 0
0 0 0 0
00 01 11 10
x2x3x4
?x1?x2?x3
?x1?x3 x4
29x1x2
00 01 11
10
x3x4
1 0 0 0
1 1 0 0
0 1 1 0
0 0 0 0
00 01 11 10
x2x3x4
?x1?x2?x3
?x1 x2 x4
30Altre Porte logiche
x1
x1 ? x2
NAND
x2
x1 x2 x1x2 x1?x2
0 0 0 1
0 1 0 1
1 0 0 1
1 1 1 0
31Altre Porte logiche
x1
x1 ? x2
NOR
x2
x1 x2 x1x2 x1?x2
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0
32Proprietà
x1 ? x2 x1x2 ?x1 ?x2
x1 ? x2 x1x2 ?x1?x2
x1 ? x2 ? ? xn x1x2 xn ?x1 ?x2 ?xn
x1 ? x2 ? ? xn x1x2 xn ?x1?x2 ?xn
Non vale la proprietà associativa
33Circuiti logici solo con porte NAND
(x1 ? x2 ) ? (x3 ? x4 ) (x1 x2 ) (x3 x4 ) x1
x2 x3 x4 x1 x2 x3 x4
x1
x1
x2
x2
x3
x3
x4
x4
34Associatività
Associativa
(xy)zx(yz)
(xy)zx(yz)
x1
x2
x3
x1
x2
x3
35Non Associatività
x1
x2
x3
?
x1
x2
x3
36Realizzazione di Porte Logiche
Nei circuiti elettronici per rappresentare le
variabili logiche Sono utilizzati sia livelli di
tensione che di corrente
Per stabilire una corrispondenza tra livelli di
tensione e valori logici si usa una soglia
(threshold)
Vmax
V1
Soglia
V0
Vmin
37Vs
Vs
NOT
R
Vout
Vout
Vin
Vin ? V0 ? Vout gt V1 Vin ? V1 ? Vout lt V0
38NAND
x2
V
V
f
y
x1
f
x2
AND
x1
39NOR
OR
40Criteri per la realizzazione di P.L.
Velocità ( Ritardo di propagazione e tempo di
transizione)
Potenza
Densità di packaging
Immunità al rumore
Caratteristica di carico
fan-in
Capacità di carico
fan-out
41Definizione di Circuiti
Circuiti il cui stato dipende solo dagli ingressi
Circuiti Combinatori
Circuiti il cui stato dipende non solo dagli
ingressi ma dalle configurazioni precedenti
Circuiti Sequenziali
S R Qn1
0 0 Qn
0 1 0
1 0 1
1 1 X
42Memorie Bistabile (Flip-Flop)
R
Qa
Qb
S
S R Qa Qb
0 0 0/1 1/0
0 1 0 1
1 0 1 0
1 1 0 0
Bistabile RS
43Memorie Bistabile (Flip-Flop)
1
R
0
1
S
0
1
Qa
0
1
Qb
0
44Bistabile Sincroni
R
Qa
Cl
Qb
S
S R Qn1
0 0 Qn
0 1 0
1 0 1
1 1 X
45Memorie Bistabile Sincrono
1
S
0
1
R
0
1
Cl
0
1
Qa
0
1
Qb
0
46Bistabile Sincroni
R
Qa
Cl
Qb
S
D
Bistabile D
47Altri Bistabili RS
Master-Slave (Bistabili JK)
Edge-Triggered (Bistabili D)
Bistabili JK
J K Qn1
0 0 Qn
0 1 0
1 0 1
1 1 ?Qn
SJ?Q RKQ
48Shift Register
F2
F3
F4
F1
Out
In
J
Q
J
Q
J
Q
J
Q
K
?Q
K
?Q
K
?Q
K
?Q
Cl
49Shift Register
F2
F3
F4
F1
J
Q
J
Q
J
Q
J
Q
K
?Q
K
?Q
K
?Q
K
?Q
Clock
In
Shift/ Load
50Contatori
F2
F3
F4
F1
J
Q
J
Q
J
Q
J
Q
Cl
K
?Q
K
?Q
K
?Q
K
?Q
1
Ripple
51Decodificatori
x1
3
2
1
0
x2
52Multiplexer
x1
x2
z
x3
x4
w1
w2
53Dispositivi Logici Programmabili
PLD Programmable Logic Devices
Array di elementi combinatori che possono essere
programmati Per realizzare funzioni logiche
esprimibili come somma di prodotti
x1
Array di AND
. . .
In Buff. E invert.
. . .
xn
. . . . .
f1
Array di OR
. . .
. . .
Out Buff.
fm
54Dispositivi Logici Programmabili
PLA Programmable Logic Array
Dispositivi in cui sia le connessioni delle porte
AND che quelle delle porte OR sono programmabili
PAL Programmable Array Logic
Dispositivi in cui sono programmabili solo le
porte AND
FPGA Field Programmable Gate Array
Blocchi logici interconnessi da una rete di
commutazione programmabile
55Contatore Bidirezionale
x0 / z0
S1
S0
x1 / z0
x1 / z0
x0 / z0
x0 / z0
x0 / z1
x1 / z0
S3
S2
Diagramma degli Stati
x0 / z1
56Contatore Bidirezionale
Stato Presente Stato Prossimo Stato Prossimo Uscita z Uscita z
Stato Presente x0 x1 x0 x1
S0 S1 S3 0 0
S1 S2 S0 0 0
S2 S3 S1 1 1
S3 S0 S2 0 0
Tabelli degli Stati
57Contatore Bidirezionale
Stato Presente Stato Prossimo Stato Prossimo Uscita z Uscita z
Stato Presente Y2Y1 Y2Y1 x0 x1
00 01 11 0 0
01 10 00 0 0
10 11 01 1 1
11 00 10 0 0
Assegnamento degli Stati
58FPGA Implementation
ALTERA Stratix
Dalsa-Coreco ANACONDA (XILINX)
59FPGA ALTERA
Stratix III L Family Variants Stratix III L Family Variants Stratix III L Family Variants Stratix III L Family Variants Stratix III L Family Variants Stratix III L Family Variants Stratix III L Family Variants Stratix III L Family Variants
Device EP3SL50 EP3SL70 EP3SL110 EP3SL150 EP3SL200 EP3SE260 EP3SL340
Adaptive Logic Modules (ALMs) 19,000 27,000 42,600 56,800 79,560 101,760 135,200
Equivalent Logic Elements (LEs) 47,500 67,500 106,500 142,000 198,900 254,400 338,000
Registers 38,000 54,000 85,200 113,600 159,120 203,520 270,400
M9K Memory Blocks 108 150 275 355 468 864 1,144
M144K Memory Blocks 6 6 12 16 24 48 48
Embedded Memory (Kbits) 1,836 2,214 4,203 5,499 7,668 14,688 17,208
MLAB (Kbits) 594 844 1,331 1,775 2,486 3,180 4,225
18x18 Multipliers 216 288 288 384 576 768 576