Syst

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Développement de circuits et systèmes
embarquésMichel MURCEA/DSM/DAPNIA/SEDI

• Systèmes sur puce
• Limpact des FPGA
• Quelques exemples
• Méthodologie
• Perspectives
• michel.mur_at_cea.fr

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Systèmes électroniques de lère  Post-PC 

• Applications
• Assistants numériques personnels (PDA)
• Téléphonie mobile
• Appareils photo numériques
• Audiovisuel numérique fixe et portable, jeux
• Biométrie
• cartes à puce
• Réseaux filaires/sans fil
• Besoins
• Fonctionnalités croissantes
• Puissance de calcul
• Consommation réduite
• Reconfigurabilité (adaptation aux standards)
• Faible coût
• Mise sur le marché rapide
• Souci dévolution (suivie des normes et standards)

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Systèmes sur Puce (System On Chip)

• Progrès technologiques
• Nombre de transistors/puce 2/2 ans
• Fréquence dhorloge 2/3ans (processeurs 2/2
  ans)
• Part croissante du traitement logiciel
• Communication
• Cryptage
• Encodage/décodage
• Logiciel radio
• Limitation des méthodes et outils de
  développement
• Capacité dintégration 50 /10 ans
• Capacité de conception croissance 3 fois plus
  faible
• Architecture
• Insertion de cœurs de processeurs prouvés
• Insertion de blocs IP (Intellectual Property)
  prouvés
• Modules de traitement de signal
• Modules dentrée-sortie standard
• Développement de blocs propriétaires
• Connexion sur interface interne prouvée
• Réutilisation du logiciel

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Systèmes sur puce alternatives

• ASIC
• Applications grand volume
• Performances
• Consommation
• Faible coût unitaire
• Coût de développement élevé
• Applications contraintes
• Très basse consommation
• Tenue aux radiations
• Systèmes mixtes
• Qualification spatiale
• Systèmes forte puissance
• FPGA
• Applications faible/moyen volume
• Prototypage ASIC
• Reconfiguration
• Familles tolérantes aux radiations
• Blocs performants
• Cœurs de processeurs (blocs durs) PowerPC, ARM

Processeur dur
Caches, mémoire
IP
DSP
E/S
E/S
Mem
Proc soft
E/S
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Exemples dapplications FPGA

• Sonde de Test Usb Configurable STUC
• Personnalisation
• Réutilisation
• Coût
• D0 trigger 1 frontal calorimètre
• Traitement de signal
• filtrage numérique
• CMS Selective Readout Processor
• Traitement rapide (convolution en place)
• Liens de communications optiques multi-Gbit/s
• Moniteur par processeur embarqué
• Antares, km3
• Système sur puce évolution du noyau dacquisition

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Sonde de Test Usb Configurable (STUC) Concept

• Matériel
• Carte mezzanine personnalisable, format carte de
  crédit
• Connexion au circuit utilisateur par
  entrées/sorties flexibles FPGA
• Alimentation progressive par USB
• Synthèse dhorloges, ADC,

STUC
m-contrôleur
FPGA
PC (Hôte)
Circuit utilisateur
Electronique en
Interface humaine Fichiers Réseau

• Développement
• Test
• Acquisition(USB2.0 Hi Speed)

USB

• Logiciel
• Hiérarchie PC (C, C) / Micro-contrôleur (C,
  assembleur) / FPGA (VHDL, )
• Configuration automatique (téléchargement
  contrôleur FPGA)
• Répartition de lapplication en fonction de la
  performance attendue
• Communication répartie sur flots USB indépendants
  (endpoints)
• Support de modules multiples dans FPGA

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Module STUC Générateur de stimuli

• Programmation en assembleur, téléchargement et
  commande depuis PC
• Sauts, sous-routines boucles imbriquées,
  attente test conditionnels,
• Génération jusquà 200 MHz
• Applications Emulation de protocoles, génération
  de signal arbitraire (avec CNA rapide),
  séquenceur pour imageur CCD/IR

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Applications STUC bancs de test
Banc de test système (Herschel SPIRE/SCU)
Banc de test de carte (Herschel SPIRE/SCU)
Carte en test
Banc de validation ASIC ATLAS-BiMux
USB
FPGA
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Application STUC système dacq. Tomo-EDF

• Collaboration avec CEA/DRT/LIST/DETECS/SSTM
• Instrumentation dune conduite de réacteur
  nucléaire pour EDF
• Mesure de la carte de température du fluide
  caloporteur
• Mesure du champ de vitesse
• Tomographe démission gamma
• Couronne de cristaux LSO
• Photomultiplicateurs
• Ampli filtre discri par ASIC SFE16 (développé
  pour CERN-COMPASS)
• Utilisation de STUC comme nœud dacquisition
• Configuration des SFE16 (64 canaux)
• Balayage des seuils SFE16 et comptage (spectre
  obtenu par analyse)
• Acq phase 1 Comptage simple au dessus dun seuil
• Acq phase 2 Mesure du temps au dessus du seuil
  (estim. énergie)

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Traitement de signal D0 L1 Calorimeter Trigger
D. Calvet, DAPNIA/SEDI

• Numérisation, estimation et transmission de ET à
  chaque croisement de faisceaux (2560 canaux)
• Délai 1 µs

• 80 cartes ADF connectées à 8 cartes algorithme
  (TAB)
• 240 liens 2 Gbit/s

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D0 L1 Trigger carte A/D converter and filter
(ADF)

• 32 x (30 MHz ADC 10-bit 15 MHz 8-tap FIR filter
  peak detector)
• 3 ouptut links 2 Gbit/s history buffers, VME
  interface configuration/control

• Algorithm 8-tap matched filter peak-detector
  turned off
• Noise improvement and correct identification of
  energy and time position
• End-to-end latency 0.87 µs to 1.23 µs (depending
  on filter coefficients)

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CMS ECal Selective Readout Processor (SRP)
système
I. Mandjavidze, DAPNIA/SEDI
? 108 entrées lt TCCs? 54 sorties gt DCCs? Liens
optiques 1.6 Gbit/s
? Opération au taux du L1 (100 kHz) ? Temps de
traitement lt 4-5 µs? Choix des algorithmes de
sélection
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CMS Ecal SRP Algorithm Board (AB)
J0
P1
P2
VME buffers
Power supply
Xilinx V2Proxc2vp70-6-ff1704
BS controller JTAG chain
Core FPGA VMESerial linksAlgorithms
xcf32p PROMs
Clock synthesizers
TCS interface
SNAP12 MSA pluggableparallel optic modules
QPLL
TTCrx
RJ45 connectors
Aux. connector
TrueLite
TTSIN
TTSIN
TTSOUT
Cons., JTAGEthernet
O/E

• Core FPGA
• 20 transceivers 2.5 Gbit/s 12 pour TCC / DCC
  links 8 for liens AB-AB
• Processeur sur puce PowerPC 300 MHz
  surveillance

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CMS Ecal SRP Communications optiques
? TCC-AB and AB-DCC links
Distribution modules
Individual LC fibers
MTP fibers
TCC
SFP
Serializer
Tx
SNAP12 12 channel pluggable parallel optic
SFP Small form factor pluggable
Passive optical cross-connect
? AB-AB links
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Système dacquisition Antares
ExempledANTARES(cas dévaluation)
Offshore
A terre
CâbleElectro-mécanique
Nœuds detraitement

• Offshore
• Acquisition en temps réel de 2000 ASIC de
  numérisation
• Réseau commuté Ethernet 100/1000 de 300 cartes
  processeur/FPGA/SDRam
• A terre
• Calculs de déclenchement en temps réel sur les
  données dacquisition
• Ferme de 100 stations PC-Linux

Nœudsdacquisition
Contrôlede ligne
Détecteurs
Boîte dejonction
Câbleélectro-optique

• 10 lignes de détection (400 m)
• 300 nœuds dacquisition (30 / ligne)
• 1000 photomultiplicateurs (3 / nœud)
• 2000 sources de données à 20 Mb/s max
• Système offshore réparti sur 30 000 000 m3

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Application Antares Carte DAQ actuelle
S. Anvar, H. Le Provost, DAPNIA/SEDI
Data from storey(ASIC to digitalise)
Programmable Logic
FPGA(600k gates)
Data
Data Task
Processor boot
RTOS
Slow Control Task
Slow Control
Memory SDRAM (64 MB)
Memory Flash (4 MB)
100Mb/s Ethernet Link To shore station
Slow Control for the Storey
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Projet km3 Version intégrée
XILINX Virtex-2 Pro XC2VP40
Multiple TOT ASIC
Buffer Manager
TOT Analysis/ Time Stamp
Ref Clock
Processor (IBM 405_at_400MHz)
PM signal
Data Task
Slow Control Task
1Gb/s Ethernet Link To shore station
Slow-Control for the Storey
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Systèmes spatiaux

• Processeurs
• Microcontrôleurs
• DSP 21020
• ASICs qualifiés
• 2000 Prédiffusés CMOS Rad Tol MHS/Temic/Atmel
• Circuit traitement de bord INTEGRAL-SPI
• 2004 Précaractérisés Rad Tol Atmel 0.18 um,
  multiprojet
• FPGA
• Actel Rad Tol, antifusibles, flip-flops durcis
• Développements actuels Herschel
• Nouvelle famille jusquà 2 million portes éqvt.
• Xilinx VirtexII Qpro Rad Tol
• Processeur  soft 
• Jusquà 6 millions portes éqvt.
• Système de redondance haut niveau
• Reconfiguration après lancement
• Croissance de la demande de traitement à bord
• ECLAIRS
• Détection à bord des sursauts gamma, alerte au
  sol

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Système sur puce Développement
P. Kestener, H. Le Provost, DAPNIA/SEDI
Système de développement
Simulation
Non volatile Memory
Dynamic Memory
Specific Logic
Network Interface
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Résumé

• Maîtrise du développement
• Co-design
• Recherche du partitionnement optimal
  matériel/logiciel
• Description de tâches génériques
• Allocation tardive
• Langages uniformes (SystemC, )
• Co-simulation
• Modèle fonctionnel dexécution du programme des
  processeurs
• Spécialisation tardive des interfaces et
  transactions
• Intégration et vérification des blocs IP
• Portage des exécutifs temps réel
• uLinux, VxWorks
• Contrôle du cycle du logiciel temps réel
• Description en langage unifié
• Test et validation sur machine générique
• Déploiement sur cibles finales
• Accès aux blocs IP
• Modèle commercial peu adapté