On applicability of Universal Logic Gates for Designing Masked Programmable Gate Array Architectures

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Concepção de Circuitos Integrados
Projeto de Célula
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Projeto de uma Célula CMOS

• Porta lógica NAND de 2 entradas
• Layout da porta NAND2 na tecnologia 0,8 ?m da
  AMS na ferramenta L-Edit do sistema Tanner.
• Simulação da porta NAND2 na ferramenta HSPICE ou
  no simulador do Tanner
• Atraso da porta NAND2 tempo de subida (tr),
  tempo de descida (tf), atraso de subida (tdr) e
  atraso de descida (tdf) em relação ao tamanho dos
  transistores (W/L) e a carga da saída CL.
• Potência da porta NAND2 em relação ao tamanho
  dos transistores (W/L), a carga de saída CL e a
  inclinação da tensão de entrada.

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Layout de uma NAND2
Projeto de uma Célula CMOS
L 0,8 ?m Wp 2,0 ?m Wn 2,0 ?m
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Layout de uma NAND2 - 2ª versão
Projeto de uma Célula CMOS
L 0,8 ?m Wp 2,0 ?m Wn 2,0 ?m
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Layout de uma NAND2 - 3ª versão
Projeto de uma Célula CMOS
L 0,8 ?m Wp 6,0 ?m Wn 4,0 ?m
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Atraso de uma porta NAND2
Projeto de uma Célula CMOS
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Atraso em relação a CL
NAND2 com L 0,8 ?m e WnWp 4 ?m
CL 0fF
CL 10fF
CL 20fF
CL 50fF
Carga (CL)
Atraso da porta
CL 0fF
CL 10fF
CL 20fF
CL 50fF
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Atraso em relação a W/L
Carga CL 10 fF, aproximadamente um fan-out
5. Transistores com L 0,8 ?m e WnWp
W2 ?m
W4 ?m
W6 ?m
W8 ?m
Largura (W) do canal do transistor
Atraso da porta
W2 ?m
W4 ?m
W6 ?m
W8 ?m
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Atraso com Wp gt Wn
Carga CL 10 fF, aproximadamente um fan-out
5. Transistores com L 0,8 ?m.
Wp 3 Wn
Wp 1,5 Wn
Wp 2 Wn
Wp 3 Wn
Wp 1,5 Wn
Wp 2 Wn
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Potência em relação a CL
NAND2 com L 0,8 ?m e WnWp 4 ?m
potência
potência
carga
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Potência em relação a W/L
Carga CL 10 fF, aproximadamente um fan-out
5. Transistores com L 0,8 ?m.
potência
potência
Largura do canal do transistor
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Power Dissipation in CMOS Circuits

• There are two components
• Static Dissipation (PS) due to leakage current
• Dynamic Dissipation (PD) due to
• Switching transient current
• Charging and discharging of load capacitances.

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Power Dissipation in CMOS Circuits

• Static Dissipation
• Model describing parasitic diodes

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Power Dissipation in CMOS Circuits

• Static Dissipation
• The leakage current is described by the diode
  equation

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Power Dissipation in CMOS Circuits

• Static Dissipation

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Power Dissipation in CMOS Circuits

• Dynamic Dissipation

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Power Dissipation in CMOS Circuits

• Dynamic Dissipation

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Simulação no HSPICE

• Comandos para a utilização da ferramenta
• xhost
• rlogin sercial
• setenv DISPLAY ltmaquinagt0.0
• hspice ltarquivo.cirgt gt! ltarquivo.outgt
• gsi

Exemplo nand2.sim (arquivo extraído do layout
no L-Edit)
C1 vdd gnd 3.29875FF C2 out gnd 0.91925FF C3 B
gnd 1.3008FF C4 A gnd 1.3008FF C5 gnd gnd
2.87675FF M1 out B vdd vdd PMOS L0.8U W6U
AD6.9P PD8.30U AS13.5P PS16.50U M2 vdd A out
vdd PMOS L0.8U W6U AD13.5P PD16.50U AS6.9P
PS8.30U M3 14 B out gnd NMOS L0.8U W4U AD4.6P
PD6.30U AS9P PS12.50U M4 gnd A 14 gnd NMOS
L0.8U W4U AD9P PD12.50U AS4.6P PS6.30U
Capacitâncias extraídas
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Simulação no HSPICE
Exemplo nand2.cir (arquivo extraído do layout no
L-Edit)
CIRCUIT cellbasic .include ams.lib Excitação
do circuito V0 vdd gnd dc 5 V1 A gnd
PULSE(0 5 0N 0.6N 0.6N 25N 50N) (Vinicial
Vfinal atraso Tsubida Tdescida TVfinal Tpulso) V2
B gnd dc 5 Carga varia de 0fF a 50fF CL
out gnd CLOAD .PARAM CLOAD 0ff .alter .PARAM
CLOAD 10ff .alter .PARAM CLOAD
20ff .alter .PARAM CLOAD 50ff
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Simulação no HSPICE
Exemplo nand2.cir (arquivo extraído do layout
no L-Edit)
simulação transiente com passo de 0,1ns e
duração de 0 a 200ns .tran 0.1N 200N .options
post .measure tran tdr1 trig v(A) val2.5
td20ns rise2
targ v(out) val2.5
fall2 .measure tran tdf1 trig v(A) val2.5
td20ns fall2
targ v(out) val2.5
rise2 .measure tran tlh1 trig v(out)
val0.5 td20ns rise2
targ v(out) val4.5
rise2 .measure tran thl1 trig v(out)
val4.5 td20ns fall2
targ v(out) val0.5
fall2 mede a potência no período da simulação
em RMS .measure tot_power rms power .end